]> gitweb.factorcode.org Git - factor.git/blob - basis/cpu/ppc/assembler/assembler.factor
Merge branch 'ebnf' of git://double.co.nz/git/factor
[factor.git] / basis / cpu / ppc / assembler / assembler.factor
1 ! Copyright (C) 2005, 2009 Slava Pestov.
2 ! See http://factorcode.org/license.txt for BSD license.
3 USING: kernel namespaces words math math.order locals
4 cpu.ppc.assembler.backend ;
5 IN: cpu.ppc.assembler
6
7 ! See the Motorola or IBM documentation for details. The opcode
8 ! names are standard, and the operand order is the same as in
9 ! the docs, except a few differences, namely, in IBM/Motorola
10 ! assembler syntax, loads and stores are written like:
11 !
12 ! stw r14,10(r15)
13 !
14 ! In Factor, we write:
15 !
16 ! 14 15 10 STW
17
18 ! D-form
19 D: ADDI 14
20 D: ADDIC 12
21 D: ADDIC. 13
22 D: ADDIS 15
23 D: CMPI 11
24 D: CMPLI 10
25 D: LBZ 34
26 D: LBZU 35
27 D: LFD 50
28 D: LFDU 51
29 D: LFS 48
30 D: LFSU 49
31 D: LHA 42
32 D: LHAU 43
33 D: LHZ 40
34 D: LHZU 41
35 D: LWZ 32
36 D: LWZU 33
37 D: MULI 7
38 D: MULLI 7
39 D: STB 38
40 D: STBU 39
41 D: STFD 54
42 D: STFDU 55
43 D: STFS 52
44 D: STFSU 53
45 D: STH 44
46 D: STHU 45
47 D: STW 36
48 D: STWU 37
49
50 ! SD-form
51 SD: ANDI 28
52 SD: ANDIS 29
53 SD: ORI 24
54 SD: ORIS 25
55 SD: XORI 26
56 SD: XORIS 27
57
58 ! X-form
59 X: AND 0 28 31
60 X: AND. 1 28 31
61 X: CMP 0 0 31
62 X: CMPL 0 32 31
63 X: EQV 0 284 31
64 X: EQV. 1 284 31
65 X: FCMPO 0 32 63
66 X: FCMPU 0 0 63
67 X: LBZUX 0 119 31
68 X: LBZX 0 87 31
69 X: LHAUX 0 375 31
70 X: LHAX 0 343 31
71 X: LHZUX 0 311 31
72 X: LHZX 0 279 31
73 X: LWZUX 0 55 31
74 X: LWZX 0 23 31
75 X: NAND 0 476 31
76 X: NAND. 1 476 31
77 X: NOR 0 124 31
78 X: NOR. 1 124 31
79 X: OR 0 444 31
80 X: OR. 1 444 31
81 X: ORC 0 412 31
82 X: ORC. 1 412 31
83 X: SLW 0 24 31
84 X: SLW. 1 24 31
85 X: SRAW 0 792 31
86 X: SRAW. 1 792 31
87 X: SRAWI 0 824 31
88 X: SRW 0 536 31
89 X: SRW. 1 536 31
90 X: STBUX 0 247 31
91 X: STBX 0 215 31
92 X: STHUX 0 439 31
93 X: STHX 0 407 31
94 X: STWUX 0 183 31
95 X: STWX 0 151 31
96 X: XOR 0 316 31
97 X: XOR. 1 316 31
98 X1: EXTSB 0 954 31
99 X1: EXTSB. 1 954 31
100 : FRSP ( a s -- ) [ 0 ] 2dip 0 12 63 x-insn ;
101 : FRSP. ( a s -- ) [ 0 ] 2dip 1 12 63 x-insn ;
102 : FMR ( a s -- ) [ 0 ] 2dip 0 72 63 x-insn ;
103 : FMR. ( a s -- ) [ 0 ] 2dip 1 72 63 x-insn ;
104 : FCTIWZ ( a s -- ) [ 0 ] 2dip 0 15 63 x-insn ;
105 : FCTIWZ. ( a s -- ) [ 0 ] 2dip 1 15 63 x-insn ;
106
107 ! XO-form
108 XO: ADD 0 0 266 31
109 XO: ADD. 0 1 266 31
110 XO: ADDC 0 0 10 31
111 XO: ADDC. 0 1 10 31
112 XO: ADDCO 1 0 10 31
113 XO: ADDCO. 1 1 10 31
114 XO: ADDE 0 0 138 31
115 XO: ADDE. 0 1 138 31
116 XO: ADDEO 1 0 138 31
117 XO: ADDEO. 1 1 138 31
118 XO: ADDO 1 0 266 31
119 XO: ADDO. 1 1 266 31
120 XO: DIVW 0 0 491 31
121 XO: DIVW. 0 1 491 31
122 XO: DIVWO 1 0 491 31
123 XO: DIVWO. 1 1 491 31
124 XO: DIVWU 0 0 459 31
125 XO: DIVWU. 0 1 459 31
126 XO: DIVWUO 1 0 459 31
127 XO: DIVWUO. 1 1 459 31
128 XO: MULHW 0 0 75 31
129 XO: MULHW. 0 1 75 31
130 XO: MULHWU 0 0 11 31
131 XO: MULHWU. 0 1 11 31
132 XO: MULLW 0 0 235 31
133 XO: MULLW. 0 1 235 31
134 XO: MULLWO 1 0 235 31
135 XO: MULLWO. 1 1 235 31
136 XO: SUBF 0 0 40 31
137 XO: SUBF. 0 1 40 31
138 XO: SUBFC 0 0 8 31
139 XO: SUBFC. 0 1 8 31
140 XO: SUBFCO 1 0 8 31
141 XO: SUBFCO. 1 1 8 31
142 XO: SUBFE 0 0 136 31
143 XO: SUBFE. 0 1 136 31
144 XO: SUBFEO 1 0 136 31
145 XO: SUBFEO. 1 1 136 31
146 XO: SUBFO 1 0 40 31
147 XO: SUBFO. 1 1 40 31
148 XO1: NEG 0 0 104 31
149 XO1: NEG. 0 1 104 31
150 XO1: NEGO 1 0 104 31
151 XO1: NEGO. 1 1 104 31
152
153 ! A-form
154 : RLWINM ( d a b c xo -- ) 0 21 a-insn ;
155 : RLWINM. ( d a b c xo -- ) 1 21 a-insn ;
156 : FADD ( d a b -- ) 0 21 0 63 a-insn ;
157 : FADD. ( d a b -- ) 0 21 1 63 a-insn ;
158 : FSUB ( d a b -- ) 0 20 0 63 a-insn ;
159 : FSUB. ( d a b -- ) 0 20 1 63 a-insn ;
160 : FMUL ( d a c -- )  0 swap 25 0 63 a-insn ;
161 : FMUL. ( d a c -- ) 0 swap 25 1 63 a-insn ;
162 : FDIV ( d a b -- ) 0 18 0 63 a-insn ;
163 : FDIV. ( d a b -- ) 0 18 1 63 a-insn ;
164 : FSQRT ( d b -- ) 0 swap 0 22 0 63 a-insn ;
165 : FSQRT. ( d b -- ) 0 swap 0 22 1 63 a-insn ;
166
167 ! Branches
168 : B ( dest -- ) 0 0 (B) ;
169 : BL ( dest -- ) 0 1 (B) ;
170 BC: LT 12 0
171 BC: GE 4 0
172 BC: GT 12 1
173 BC: LE 4 1
174 BC: EQ 12 2
175 BC: NE 4 2
176 BC: O  12 3
177 BC: NO 4 3
178 B: CLR 0 8 0 0 19
179 B: CLRL 0 8 0 1 19
180 B: CCTR 0 264 0 0 19
181 : BLR ( -- ) 20 BCLR ;
182 : BLRL ( -- ) 20 BCLRL ;
183 : BCTR ( -- ) 20 BCCTR ;
184
185 ! Special registers
186 MFSPR: XER 1
187 MFSPR: LR 8
188 MFSPR: CTR 9
189 MTSPR: XER 1
190 MTSPR: LR 8
191 MTSPR: CTR 9
192
193 ! Pseudo-instructions
194 : LI ( value dst -- ) swap [ 0 ] dip ADDI ; inline
195 : SUBI ( dst src1 src2 -- ) neg ADDI ; inline
196 : LIS ( value dst -- ) swap [ 0 ] dip ADDIS ; inline
197 : SUBIC ( dst src1 src2 -- ) neg ADDIC ; inline
198 : SUBIC. ( dst src1 src2 -- ) neg ADDIC. ; inline
199 : NOT ( dst src -- ) dup NOR ; inline
200 : NOT. ( dst src -- ) dup NOR. ; inline
201 : MR ( dst src -- ) dup OR ; inline
202 : MR. ( dst src -- ) dup OR. ; inline
203 : (SLWI) ( d a b -- d a b x y ) 0 31 pick - ; inline
204 : SLWI ( d a b -- ) (SLWI) RLWINM ;
205 : SLWI. ( d a b -- ) (SLWI) RLWINM. ;
206 : (SRWI) ( d a b -- d a b x y ) 32 over - swap 31 ; inline
207 : SRWI ( d a b -- ) (SRWI) RLWINM ;
208 : SRWI. ( d a b -- ) (SRWI) RLWINM. ;
209 :: LOAD32 ( n r -- )
210     n -16 shift HEX: ffff bitand r LIS
211     r r n HEX: ffff bitand ORI ;
212 : immediate? ( n -- ? ) HEX: -8000 HEX: 7fff between? ;
213 : LOAD ( n r -- ) over immediate? [ LI ] [ LOAD32 ] if ;
214
215 ! Altivec/VMX instructions
216 VA: VMHADDSHS  32 4
217 VA: VMHRADDSHS 33 4
218 VA: VMLADDUHM  34 4
219 VA: VMSUMUBM   36 4
220 VA: VMSUMMBM   37 4
221 VA: VMSUMUHM   38 4
222 VA: VMSUMUHS   39 4
223 VA: VMSUMSHM   40 4
224 VA: VMSUMSHS   41 4
225 VA: VSEL       42 4
226 VA: VPERM      43 4
227 VA: VSLDOI     44 4
228 VA: VMADDFP    46 4
229 VA: VNMSUBFP   47 4
230
231 VX: VADDUBM    0 4
232 VX: VADDUHM   64 4
233 VX: VADDUWM  128 4
234 VX: VADDCUW  384 4
235 VX: VADDUBS  512 4
236 VX: VADDUHS  576 4
237 VX: VADDUWS  640 4
238 VX: VADDSBS  768 4
239 VX: VADDSHS  832 4
240 VX: VADDSWS  896 4
241
242 VX: VSUBUBM 1024 4
243 VX: VSUBUHM 1088 4
244 VX: VSUBUWM 1152 4
245 VX: VSUBCUW 1408 4
246 VX: VSUBUBS 1536 4
247 VX: VSUBUHS 1600 4
248 VX: VSUBUWS 1664 4
249 VX: VSUBSBS 1792 4
250 VX: VSUBSHS 1856 4
251 VX: VSUBSWS 1920 4
252
253 VX: VMAXUB    2 4
254 VX: VMAXUH   66 4
255 VX: VMAXUW  130 4
256 VX: VMAXSB  258 4
257 VX: VMAXSH  322 4
258 VX: VMAXSW  386 4
259
260 VX: VMINUB  514 4
261 VX: VMINUH  578 4
262 VX: VMINUW  642 4
263 VX: VMINSB  770 4
264 VX: VMINSH  834 4
265 VX: VMINSW  898 4
266
267 VX: VAVGUB 1026 4
268 VX: VAVGUH 1090 4
269 VX: VAVGUW 1154 4
270 VX: VAVGSB 1282 4
271 VX: VAVGSH 1346 4
272 VX: VAVGSW 1410 4
273
274 VX: VRLB      4 4
275 VX: VRLH     68 4
276 VX: VRLW    132 4
277 VX: VSLB    260 4
278 VX: VSLH    324 4
279 VX: VSLW    388 4
280 VX: VSL     452 4
281 VX: VSRB    516 4
282 VX: VSRH    580 4
283 VX: VSRW    644 4
284 VX: VSR     708 4
285 VX: VSRAB   772 4
286 VX: VSRAH   836 4
287 VX: VSRAW   900 4
288
289 VX: VAND   1028 4
290 VX: VANDC  1092 4
291 VX: VOR    1156 4
292 VX: VNOR   1284 4
293 VX: VXOR   1220 4
294
295 VXD: MFVSCR 1540 4
296 VXB: MTVSCR 1604 4
297
298 VX: VMULOUB     8 4
299 VX: VMULOUH    72 4
300 VX: VMULOSB   264 4
301 VX: VMULOSH   328 4
302 VX: VMULEUB   520 4
303 VX: VMULEUH   584 4
304 VX: VMULESB   776 4
305 VX: VMULESH   840 4
306 VX: VSUM4UBS 1544 4
307 VX: VSUM4SBS 1800 4
308 VX: VSUM4SHS 1608 4
309 VX: VSUM2SWS 1672 4
310 VX: VSUMSWS  1928 4
311
312 VX: VADDFP        10 4
313 VX: VSUBFP        74 4
314
315 VXDB: VREFP      266 4
316 VXDB: VRSQRTEFP  330 4
317 VXDB: VEXPTEFP   394 4
318 VXDB: VLOGEFP    458 4
319 VXDB: VRFIN      522 4
320 VXDB: VRFIZ      586 4
321 VXDB: VRFIP      650 4
322 VXDB: VRFIM      714 4
323
324 VX: VCFUX        778 4
325 VX: VCFSX        842 4
326 VX: VCTUXS       906 4
327 VX: VCTSXS       970 4
328
329 VX: VMAXFP      1034 4
330 VX: VMINFP      1098 4
331
332 VX: VMRGHB        12 4
333 VX: VMRGHH        76 4
334 VX: VMRGHW       140 4
335 VX: VMRGLB       268 4
336 VX: VMRGLH       332 4
337 VX: VMRGLW       396 4
338
339 VX: VSPLTB       524 4
340 VX: VSPLTH       588 4
341 VX: VSPLTW       652 4
342
343 VXA: VSPLTISB    780 4
344 VXA: VSPLTISH    844 4
345 VXA: VSPLTISW    908 4
346
347 VX: VSLO       1036 4
348 VX: VSRO       1100 4
349
350 VX: VPKUHUM      14 4 
351 VX: VPKUWUM      78 4 
352 VX: VPKUHUS     142 4 
353 VX: VPKUWUS     206 4 
354 VX: VPKSHUS     270 4 
355 VX: VPKSWUS     334 4 
356 VX: VPKSHSS     398 4 
357 VX: VPKSWSS     462 4 
358 VX: VPKPX       782 4 
359
360 VXDB: VUPKHSB   526 4 
361 VXDB: VUPKHSH   590 4 
362 VXDB: VUPKLSB   654 4 
363 VXDB: VUPKLSH   718 4 
364 VXDB: VUPKHPX   846 4 
365 VXDB: VUPKLPX   974 4 
366
367 : -T ( strm a b -- strm-t a b ) [ 16 bitor ] 2dip ;
368
369 XD: DST 0 342 31
370 : DSTT ( strm a b -- ) -T DST ;
371
372 XD: DSTST 0 374 31
373 : DSTSTT ( strm a b -- ) -T DSTST ;
374
375 XD: (DSS) 0 822 31
376 : DSS ( strm -- ) 0 0 (DSS) ;
377 : DSSALL ( -- ) 16 0 0 (DSS) ;
378
379 XD: LVEBX 0    7 31
380 XD: LVEHX 0   39 31
381 XD: LVEWX 0   71 31
382 XD: LVSL  0    6 31
383 XD: LVSR  0   38 31
384 XD: LVX   0  103 31
385 XD: LVXL  0  359 31
386
387 XD: STVEBX 0  135 31
388 XD: STVEHX 0  167 31
389 XD: STVEWX 0  199 31
390 XD: STVX   0  231 31
391 XD: STVXL  0  487 31
392
393 VXR: VCMPBFP   0  966 4
394 VXR: VCMPEQFP  0  198 4
395 VXR: VCMPEQUB  0    6 4
396 VXR: VCMPEQUH  0   70 4
397 VXR: VCMPEQUW  0  134 4
398 VXR: VCMPGEFP  0  454 4
399 VXR: VCMPGTFP  0  710 4
400 VXR: VCMPGTSB  0  774 4
401 VXR: VCMPGTSH  0  838 4
402 VXR: VCMPGTSW  0  902 4
403 VXR: VCMPGTUB  0  518 4
404 VXR: VCMPGTUH  0  582 4
405 VXR: VCMPGTUW  0  646 4
406
407 VXR: VCMPBFP.  1  966 4
408 VXR: VCMPEQFP. 1  198 4
409 VXR: VCMPEQUB. 1    6 4
410 VXR: VCMPEQUH. 1   70 4
411 VXR: VCMPEQUW. 1  134 4
412 VXR: VCMPGEFP. 1  454 4
413 VXR: VCMPGTFP. 1  710 4
414 VXR: VCMPGTSB. 1  774 4
415 VXR: VCMPGTSH. 1  838 4
416 VXR: VCMPGTSW. 1  902 4
417 VXR: VCMPGTUB. 1  518 4
418 VXR: VCMPGTUH. 1  582 4
419 VXR: VCMPGTUW. 1  646 4
420